Architecture évolutive de clusters programmables basée sur un réseau sur puce (NoC) pour les applications d'IA futures // Scalable NoC-based Programmable Cluster Architecture for future AI applications

Contexte technique et scientifique
L'intelligence artificielle (IA) s'impose aujourd'hui comme un domaine majeur, touchant des secteurs variés tels que la santé, l'automobile, la robotique, et bien d'autres encore. Les architectures matérielles doivent désormais faire face à des exigences toujours plus élevées en matière de puissance de calcul, de faible latence et de flexibilité. Le réseau sur puce (NoC, Network-on-Chip) est une technologie clé pour répondre à ces défis, offrant une interconnexion efficace et scalable au sein de systèmes multiprocesseurs. Cependant, malgré ses avantages, la conception de NoC pose des défis importants, notamment en termes d'optimisation de la latence, de la consommation d’énergie et de l’évolutivité.
Les architectures de clusters programmables s'avèrent particulièrement prometteuses pour l'IA, car elles permettent d’adapter les ressources en fonction des besoins spécifiques des algorithmes d'apprentissage profond et d'autres applications d'IA intensives. En combinant la modularité des clusters avec les avantages des NoC, il est possible de concevoir des systèmes capables de traiter des charges de travail d'IA toujours plus importantes, tout en assurant une efficacité énergétique et une flexibilité maximales.
Description du Sujet
Le sujet de thèse propose la conception d'une architecture de cluster programmable, scalable, basée sur un réseau sur puce, dédiée aux futures applications d'IA. L'objectif principal sera de concevoir et d'optimiser une architecture NoC qui permettra de répondre aux besoins des applications d'IA en termes de calcul intensif et de transmission de données efficace entre les clusters de traitement.
Les travaux de recherche se concentreront sur les aspects suivants :
1. Conception de l'architecture NoC : Développer un réseau sur puce évolutif et programmable qui permette de connecter de manière efficace les différents clusters de traitement de l’IA.
2. Optimisation des performances et de l'efficacité énergétique : Définir des mécanismes pour optimiser la latence et la consommation d'énergie du système, en fonction de la nature des charges de travail d'IA.
3. Flexibilité et programmabilité des clusters : Proposer une architecture modulaire et programmable permettant d’allouer les ressources de manière dynamique selon les besoins spécifiques de chaque application d'IA.
4. Évaluation expérimentale : Implémenter et tester des prototypes de l'architecture proposée pour valider ses performances sur des cas d’utilisation concrets, tels que la classification d'images, la détection d'objets ou le traitement de données en temps réel.
Les résultats de cette recherche pourront contribuer à l’élaboration de systèmes embarqués et de solutions d’IA de pointe, optimisés pour les nouvelles générations d'applications et d’algorithmes d'intelligence artificielle.
Les travaux seront valorisés à travers la rédaction de publications scientifiques dans des conférences et des journaux, ainsi que potentiellement des brevets.

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Context
Artificial Intelligence (AI) has emerged as a major field impacting various sectors, including healthcare, automotive, robotics, and more. Hardware architectures must now meet increasingly demanding requirements in terms of computational power, low latency, and flexibility. Network-on-Chip (NoC) technology is a key enabler in addressing these challenges, providing efficient and scalable interconnections within multiprocessor systems. However, despite its benefits, designing NoCs poses significant challenges, particularly in optimizing latency, energy consumption, and scalability.
Programmable cluster architectures hold great promise for AI as they enable resource adaptation to meet the specific needs of deep learning algorithms and other compute-intensive AI applications. By combining the modularity of clusters with the advantages of NoCs, it becomes possible to design systems capable of handling ever-increasing AI workloads while ensuring maximum energy efficiency and flexibility.
Summary of the Thesis Topic
This PhD project aims to design a scalable, programmable cluster architecture based on a Network-on-Chip tailored for future AI applications. The primary objective will be to design and optimize a NoC architecture capable of meeting the high demands of AI applications in terms of intensive computing and efficient data transfer between processing clusters.
The research will focus on the following key areas:
1. NoC Architecture Design: Developing a scalable and programmable NoC to effectively connect various AI processing clusters.
2. Performance and Energy Efficiency Optimization: Defining mechanisms to optimize system latency and energy consumption based on the nature of AI workloads.
3. Cluster Flexibility and Programmability: Proposing a modular and programmable architecture that dynamically allocates resources based on the specific needs of each AI application.
4. Experimental Evaluation: Implementing and testing prototypes of the proposed architecture to validate its performance on real-world use cases, such as image classification, object detection, and real-time data processing.
The outcomes of this research may contribute to the development of cutting-edge embedded systems and AI solutions optimized for the next generation of AI applications and algorithms.

The work performed during this thesis will be presented at international conferences and scientific journals. Certain results may be patented.

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Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département Systèmes et Circuits Intégrés Numériques (LIST)
Service : DSCIN
Laboratoire : Laboratoire Environnement de Conception et Architecture
Date de début souhaitée : 01-10-2025
Ecole doctorale : Mathématiques et Sciences et Technologies de l’Information et de la Communication
Directeur de thèse : Diguet Jean-Philippe
Organisme : CNRS
Laboratoire : Lab-STICC
URL : http://www-list.cea.fr/index.php/

Public/private mixed funding

Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département Systèmes et Circuits Intégrés Numériques (LIST)
Service : DSCIN

Master en informatique/électronique