Sécurisation cryptographique d’enclaves de processeurs RISC-V avec CHERI // Cryptographic security of RISC-V processor enclaves with CHERI

CHERI (Capability Hardware Enhanced RISC Instructions) est une solution permettant de sécuriser le processeur contre les fuites spatiales et temporelles de mémoire en transformant tout pointeur en capacité définissant de façon claire les bornes d’accès aux données ou instructions adressées.
Dans cette thèse, nous proposons sur un processeur d’applications RISC-V d’enrichir CHERI et ses possibilités d’intégrité de flot de contrôle avec une protection des instructions allant jusqu’à leur exécution contre tout type de modifications. Dans un second temps, sur la base d’un chiffrement authentifié de la mémoire, nous étudierons la possibilité avec CHERI de définir des enclaves sécurisées permettant une isolation cryptographique entre processus. Le processeur sera modifié pour que chaque processus soit chiffré avec sa propre clé et puisse avoir un cycle de vie sûr. L’ensemble des clés devra être protégé efficacement dans le matériel.

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CHERI (Capability Hardware Enhanced RISC Instructions) is a solution for securing the processor against spatial and temporal memory leaks by transforming any pointer into a capability that clearly defines the access limits to the data or instructions addressed.
In this thesis, we propose to enrich CHERI and its control-flow integrity capabilities on a RISC-V application processor, by protecting instructions right up to their execution against any type of modification. Secondly, based on authenticated memory encryption, we will study the possibility of using CHERI to define secure enclaves enabling cryptographic isolation between processes. The processor will be modified so that each process is encrypted with its own key and can have a secure life cycle. All keys must be efficiently protected in hardware.

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Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département Systèmes (LETI)
Service : Service Sécurité des Systèmes Electroniques et des Composants
Laboratoire : Laboratoire de Sécurité des COmposants
Date de début souhaitée : 01-10-2025
Ecole doctorale : Electronique, Electrotechnique, Automatique, Traitement du Signal (EEATS)
Directeur de thèse : LASHERMES Ronan
Organisme : INRIA
Laboratoire : SED & LHS
URL : https://www.leti-cea.fr/cea-tech/leti/Pages/recherche-appliquee/infrastructures-de-recherche/plateforme-cybersecurite.aspx
URL : https://www.cl.cam.ac.uk/research/security/ctsrd/cheri/

Financement public/privé

Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département Systèmes (LETI)
Service : Service Sécurité des Systèmes Electroniques et des Composants

cybersécurité, conception numérique, architecture des processeurs