Validation d'un modèle d'attaquant pour les attaques laser sur les circuits intégrés // Attacker model validation for laser-based attacks on integrated circuits

La sécurité des systèmes embarqués est aujourd'hui un enjeu fondamental dans de nombreux domaines : IoT, Automobile, Aéronautique, entre autres. Les attaques physiques sont une menace spécifique supposant un accès physique à la cible. En particulier, les attaques par injection de fautes sur les circuits intégrés (CI) permettent de perturber le système afin de récupérer des donnés confidentielles ou de contourner un mécanisme vérifiant l'intégrité du code exécuté sur une machine. En raison de leurs fortes capacités à générer des vulnérabilités, les développeurs doivent protéger leur système contre de telles attaques pour être conformes aux normes de sécurité telles que Common Criteria et FIPS.

Dans le contexte de la constante réduction des technologies silicium, et avec la transition vers les technologies FD-SOI, le modèle de vulnérabilité d'un CI doit être drastiquement révisé, du niveau transistor jusqu'à celui des circuits numériques complexes. Dans cette thèse, nous proposons d'étudier la validation du modèle d'attaquant à ce dernier niveau. L'objectif est de contribuer à la définition d'un modèle de vulnérabilité après la synthèse d'une description RTL d'un circuit (par exemple un microcontrôleur) dans une technologie FD-SOI 22 nm. Ces modèles contribueront à définir le modèle d'attaquant injecté en entrée d'outils de vérification formelle. Le candidat devra définir une méthodologie pour caractériser par des expériences laser les modèles multicouches et hétérogènes afin de fournir une analyse quantitative de leur limite de validité. La méthodologie sera testée sur des ASIC réalisés par le CEA dans le cadre de projets de R&D permettant d'avoir une maîtrise et une connaissance complète de l'architecture, des paramètres de conception et de synthèse et des codes exécutés.
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The security of embedded systems is nowadays a fundamental issue in many domains: IoT, Automotive, Aeronautics, among others. The physical attacks are a specific threat assuming a physical access to the target. In particular, fault injection attacks on the integrated circuits (IC) allows to disturb the system in order to retrieve secret material or to achieve a special goal such as by passing secure boot to execute malicious code. Due to their powerful capacities to defeat system security, developers must protect their system against such attack to be compliant with security standards such as Common Criteria and FIPS.

Within the context of continuous downscaling of silicon technologies, and with the transition to FD-SOI technologies, the vulnerability model of an IC must be drastically revised, from the transistor level up to the complex digital circuits one. In this PhD we propose to study the attacker model validation in the at the latter level. The objective is to contribute to the definition of a model of vulnerability after synthesis-of a RTL description of a circuit (for example a core processor) in a 22 nm FD-SOI technology. These models will contribute to define the attacker model injected as input in formal-based verification tools. The candidate will have to define a methodology to characterize with laser experiments the multilayer and heterogenous models in order to provide a quantitative analysis of their limit of validity. The methodology will be tested on ASIC realized by CEA for R&D projects allowing having a full control and knowledge of the architecture, of the design and synthesis parameters and the executed codes.

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Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département Systèmes (LETI)
Service : Service Sécurité des Systèmes Electroniques et des Composants
Laboratoire : Laboratoire de Sécurité des COmposants
Date de début souhaitée : 01-09-2025
Ecole doctorale : Sciences, Ingénierie, Santé (EDSIS)
Directeur de thèse : DUTERTRE Jean-Max
Organisme : Ecole des Mines de Saint-Etienne
Laboratoire : SAS
URL : https://www.leti-cea.fr/cea-tech/leti/Pages/recherche-appliquee/infrastructures-de-recherche/plateforme-cybersecurite.aspx
URL : https://www.mines-stetienne.fr/recherche/centres-et-departements/systemes-et-architectures-securises-sas/

Financement public/privé

Pôle fr : Direction de la Recherche Technologique
Pôle en : Technological Research
Département : Département Systèmes (LETI)
Service : Service Sécurité des Systèmes Electroniques et des Composants

Master Micro-electronique, Master Sécurité des Systèmes Embarqués